355 lines
9.6 KiB
ArmAsm
355 lines
9.6 KiB
ArmAsm
/*
|
|
* Copyright (c) 2006-2023, RT-Thread Development Team
|
|
*
|
|
* SPDX-License-Identifier: Apache-2.0
|
|
*
|
|
* Change Logs:
|
|
* Date Author Notes
|
|
* 2023/01/17 WangShun The first version
|
|
* 2023/03/19 Flyingcys Add riscv_32e support
|
|
* 2023/08/09 HPMicro Fix the issue t0 was modified unexpectedly before being saved
|
|
*/
|
|
#define __ASSEMBLY__
|
|
#include "cpuport.h"
|
|
|
|
.section .text.entry, "ax"
|
|
#if defined(SOC_SERIES_GD32VF103V)
|
|
.align 6
|
|
#else
|
|
.align 2
|
|
#endif
|
|
.global SW_handler
|
|
|
|
SW_handler:
|
|
csrci mstatus, 0x8
|
|
#ifdef ARCH_RISCV_FPU
|
|
addi sp, sp, -32 * FREGBYTES
|
|
FSTORE f0, 0 * FREGBYTES(sp)
|
|
FSTORE f1, 1 * FREGBYTES(sp)
|
|
FSTORE f2, 2 * FREGBYTES(sp)
|
|
FSTORE f3, 3 * FREGBYTES(sp)
|
|
FSTORE f4, 4 * FREGBYTES(sp)
|
|
FSTORE f5, 5 * FREGBYTES(sp)
|
|
FSTORE f6, 6 * FREGBYTES(sp)
|
|
FSTORE f7, 7 * FREGBYTES(sp)
|
|
FSTORE f8, 8 * FREGBYTES(sp)
|
|
FSTORE f9, 9 * FREGBYTES(sp)
|
|
FSTORE f10, 10 * FREGBYTES(sp)
|
|
FSTORE f11, 11 * FREGBYTES(sp)
|
|
FSTORE f12, 12 * FREGBYTES(sp)
|
|
FSTORE f13, 13 * FREGBYTES(sp)
|
|
FSTORE f14, 14 * FREGBYTES(sp)
|
|
FSTORE f15, 15 * FREGBYTES(sp)
|
|
FSTORE f16, 16 * FREGBYTES(sp)
|
|
FSTORE f17, 17 * FREGBYTES(sp)
|
|
FSTORE f18, 18 * FREGBYTES(sp)
|
|
FSTORE f19, 19 * FREGBYTES(sp)
|
|
FSTORE f20, 20 * FREGBYTES(sp)
|
|
FSTORE f21, 21 * FREGBYTES(sp)
|
|
FSTORE f22, 22 * FREGBYTES(sp)
|
|
FSTORE f23, 23 * FREGBYTES(sp)
|
|
FSTORE f24, 24 * FREGBYTES(sp)
|
|
FSTORE f25, 25 * FREGBYTES(sp)
|
|
FSTORE f26, 26 * FREGBYTES(sp)
|
|
FSTORE f27, 27 * FREGBYTES(sp)
|
|
FSTORE f28, 28 * FREGBYTES(sp)
|
|
FSTORE f29, 29 * FREGBYTES(sp)
|
|
FSTORE f30, 30 * FREGBYTES(sp)
|
|
FSTORE f31, 31 * FREGBYTES(sp)
|
|
#endif
|
|
/* save all from thread context */
|
|
#ifndef __riscv_32e
|
|
addi sp, sp, -32 * REGBYTES
|
|
#else
|
|
addi sp, sp, -16 * REGBYTES
|
|
#endif
|
|
STORE x5, 5 * REGBYTES(sp)
|
|
STORE x1, 1 * REGBYTES(sp)
|
|
/* Mandatory set the MPIE of mstatus */
|
|
li t0, 0x80
|
|
STORE t0, 2 * REGBYTES(sp)
|
|
STORE x4, 4 * REGBYTES(sp)
|
|
STORE x6, 6 * REGBYTES(sp)
|
|
STORE x7, 7 * REGBYTES(sp)
|
|
STORE x8, 8 * REGBYTES(sp)
|
|
STORE x9, 9 * REGBYTES(sp)
|
|
STORE x10, 10 * REGBYTES(sp)
|
|
STORE x11, 11 * REGBYTES(sp)
|
|
STORE x12, 12 * REGBYTES(sp)
|
|
STORE x13, 13 * REGBYTES(sp)
|
|
STORE x14, 14 * REGBYTES(sp)
|
|
STORE x15, 15 * REGBYTES(sp)
|
|
#ifndef __riscv_32e
|
|
STORE x16, 16 * REGBYTES(sp)
|
|
STORE x17, 17 * REGBYTES(sp)
|
|
STORE x18, 18 * REGBYTES(sp)
|
|
STORE x19, 19 * REGBYTES(sp)
|
|
STORE x20, 20 * REGBYTES(sp)
|
|
STORE x21, 21 * REGBYTES(sp)
|
|
STORE x22, 22 * REGBYTES(sp)
|
|
STORE x23, 23 * REGBYTES(sp)
|
|
STORE x24, 24 * REGBYTES(sp)
|
|
STORE x25, 25 * REGBYTES(sp)
|
|
STORE x26, 26 * REGBYTES(sp)
|
|
STORE x27, 27 * REGBYTES(sp)
|
|
STORE x28, 28 * REGBYTES(sp)
|
|
STORE x29, 29 * REGBYTES(sp)
|
|
STORE x30, 30 * REGBYTES(sp)
|
|
STORE x31, 31 * REGBYTES(sp)
|
|
#endif
|
|
/* switch to interrupt stack */
|
|
csrrw sp,mscratch,sp
|
|
/* interrupt handle */
|
|
call rt_interrupt_enter
|
|
/* Do the work after saving the above */
|
|
jal rt_hw_do_after_save_above
|
|
|
|
call rt_interrupt_leave
|
|
/* switch to from thread stack */
|
|
csrrw sp,mscratch,sp
|
|
|
|
/* Determine whether to trigger scheduling at the interrupt function */
|
|
la t0, rt_thread_switch_interrupt_flag
|
|
lw t2, 0(t0)
|
|
beqz t2, 1f
|
|
/* clear the flag of rt_thread_switch_interrupt_flag */
|
|
sw zero, 0(t0)
|
|
|
|
csrr a0, mepc
|
|
STORE a0, 0 * REGBYTES(sp)
|
|
|
|
la t0, rt_interrupt_from_thread
|
|
LOAD t1, 0(t0)
|
|
STORE sp, 0(t1)
|
|
|
|
la t0, rt_interrupt_to_thread
|
|
LOAD t1, 0(t0)
|
|
LOAD sp, 0(t1)
|
|
|
|
LOAD a0, 0 * REGBYTES(sp)
|
|
csrw mepc, a0
|
|
|
|
1:
|
|
LOAD x1, 1 * REGBYTES(sp)
|
|
|
|
/* Set the mode after MRET */
|
|
li t0, 0x1800
|
|
csrs mstatus, t0
|
|
LOAD t0, 2 * REGBYTES(sp)
|
|
csrs mstatus, t0
|
|
|
|
LOAD x4, 4 * REGBYTES(sp)
|
|
LOAD x5, 5 * REGBYTES(sp)
|
|
LOAD x6, 6 * REGBYTES(sp)
|
|
LOAD x7, 7 * REGBYTES(sp)
|
|
LOAD x8, 8 * REGBYTES(sp)
|
|
LOAD x9, 9 * REGBYTES(sp)
|
|
LOAD x10, 10 * REGBYTES(sp)
|
|
LOAD x11, 11 * REGBYTES(sp)
|
|
LOAD x12, 12 * REGBYTES(sp)
|
|
LOAD x13, 13 * REGBYTES(sp)
|
|
LOAD x14, 14 * REGBYTES(sp)
|
|
LOAD x15, 15 * REGBYTES(sp)
|
|
#ifndef __riscv_32e
|
|
LOAD x16, 16 * REGBYTES(sp)
|
|
LOAD x17, 17 * REGBYTES(sp)
|
|
LOAD x18, 18 * REGBYTES(sp)
|
|
LOAD x19, 19 * REGBYTES(sp)
|
|
LOAD x20, 20 * REGBYTES(sp)
|
|
LOAD x21, 21 * REGBYTES(sp)
|
|
LOAD x22, 22 * REGBYTES(sp)
|
|
LOAD x23, 23 * REGBYTES(sp)
|
|
LOAD x24, 24 * REGBYTES(sp)
|
|
LOAD x25, 25 * REGBYTES(sp)
|
|
LOAD x26, 26 * REGBYTES(sp)
|
|
LOAD x27, 27 * REGBYTES(sp)
|
|
LOAD x28, 28 * REGBYTES(sp)
|
|
LOAD x29, 29 * REGBYTES(sp)
|
|
LOAD x30, 30 * REGBYTES(sp)
|
|
LOAD x31, 31 * REGBYTES(sp)
|
|
|
|
addi sp, sp, 32 * REGBYTES
|
|
#else
|
|
addi sp, sp, 16 * REGBYTES
|
|
#endif
|
|
|
|
#ifdef ARCH_RISCV_FPU
|
|
FLOAD f0, 0 * FREGBYTES(sp)
|
|
FLOAD f1, 1 * FREGBYTES(sp)
|
|
FLOAD f2, 2 * FREGBYTES(sp)
|
|
FLOAD f3, 3 * FREGBYTES(sp)
|
|
FLOAD f4, 4 * FREGBYTES(sp)
|
|
FLOAD f5, 5 * FREGBYTES(sp)
|
|
FLOAD f6, 6 * FREGBYTES(sp)
|
|
FLOAD f7, 7 * FREGBYTES(sp)
|
|
FLOAD f8, 8 * FREGBYTES(sp)
|
|
FLOAD f9, 9 * FREGBYTES(sp)
|
|
FLOAD f10, 10 * FREGBYTES(sp)
|
|
FLOAD f11, 11 * FREGBYTES(sp)
|
|
FLOAD f12, 12 * FREGBYTES(sp)
|
|
FLOAD f13, 13 * FREGBYTES(sp)
|
|
FLOAD f14, 14 * FREGBYTES(sp)
|
|
FLOAD f15, 15 * FREGBYTES(sp)
|
|
FLOAD f16, 16 * FREGBYTES(sp)
|
|
FLOAD f17, 17 * FREGBYTES(sp)
|
|
FLOAD f18, 18 * FREGBYTES(sp)
|
|
FLOAD f19, 19 * FREGBYTES(sp)
|
|
FLOAD f20, 20 * FREGBYTES(sp)
|
|
FLOAD f21, 21 * FREGBYTES(sp)
|
|
FLOAD f22, 22 * FREGBYTES(sp)
|
|
FLOAD f23, 23 * FREGBYTES(sp)
|
|
FLOAD f24, 24 * FREGBYTES(sp)
|
|
FLOAD f25, 25 * FREGBYTES(sp)
|
|
FLOAD f26, 26 * FREGBYTES(sp)
|
|
FLOAD f27, 27 * FREGBYTES(sp)
|
|
FLOAD f28, 28 * FREGBYTES(sp)
|
|
FLOAD f29, 29 * FREGBYTES(sp)
|
|
FLOAD f30, 30 * FREGBYTES(sp)
|
|
FLOAD f31, 31 * FREGBYTES(sp)
|
|
|
|
addi sp, sp, 32 * FREGBYTES
|
|
#endif
|
|
mret
|
|
|
|
|
|
.section .text.trap_entry
|
|
.align 2
|
|
.global trap_entry
|
|
trap_entry:
|
|
#ifdef ARCH_RISCV_FPU
|
|
addi sp, sp, -32 * FREGBYTES
|
|
|
|
FSTORE f0, 0 * FREGBYTES(sp)
|
|
FSTORE f1, 1 * FREGBYTES(sp)
|
|
FSTORE f2, 2 * FREGBYTES(sp)
|
|
FSTORE f3, 3 * FREGBYTES(sp)
|
|
FSTORE f4, 4 * FREGBYTES(sp)
|
|
FSTORE f5, 5 * FREGBYTES(sp)
|
|
FSTORE f6, 6 * FREGBYTES(sp)
|
|
FSTORE f7, 7 * FREGBYTES(sp)
|
|
FSTORE f8, 8 * FREGBYTES(sp)
|
|
FSTORE f9, 9 * FREGBYTES(sp)
|
|
FSTORE f10, 10 * FREGBYTES(sp)
|
|
FSTORE f11, 11 * FREGBYTES(sp)
|
|
FSTORE f12, 12 * FREGBYTES(sp)
|
|
FSTORE f13, 13 * FREGBYTES(sp)
|
|
FSTORE f14, 14 * FREGBYTES(sp)
|
|
FSTORE f15, 15 * FREGBYTES(sp)
|
|
FSTORE f16, 16 * FREGBYTES(sp)
|
|
FSTORE f17, 17 * FREGBYTES(sp)
|
|
FSTORE f18, 18 * FREGBYTES(sp)
|
|
FSTORE f19, 19 * FREGBYTES(sp)
|
|
FSTORE f20, 20 * FREGBYTES(sp)
|
|
FSTORE f21, 21 * FREGBYTES(sp)
|
|
FSTORE f22, 22 * FREGBYTES(sp)
|
|
FSTORE f23, 23 * FREGBYTES(sp)
|
|
FSTORE f24, 24 * FREGBYTES(sp)
|
|
FSTORE f25, 25 * FREGBYTES(sp)
|
|
FSTORE f26, 26 * FREGBYTES(sp)
|
|
FSTORE f27, 27 * FREGBYTES(sp)
|
|
FSTORE f28, 28 * FREGBYTES(sp)
|
|
FSTORE f29, 29 * FREGBYTES(sp)
|
|
FSTORE f30, 30 * FREGBYTES(sp)
|
|
FSTORE f31, 31 * FREGBYTES(sp)
|
|
|
|
#endif
|
|
|
|
/* save thread context to thread stack */
|
|
#ifndef __riscv_32e
|
|
addi sp, sp, -32 * REGBYTES
|
|
#else
|
|
addi sp, sp, -16 * REGBYTES
|
|
#endif
|
|
STORE x1, 1 * REGBYTES(sp)
|
|
|
|
csrr x1, mstatus
|
|
STORE x1, 2 * REGBYTES(sp)
|
|
|
|
csrr x1, mepc
|
|
STORE x1, 0 * REGBYTES(sp)
|
|
|
|
STORE x4, 4 * REGBYTES(sp)
|
|
STORE x5, 5 * REGBYTES(sp)
|
|
STORE x6, 6 * REGBYTES(sp)
|
|
STORE x7, 7 * REGBYTES(sp)
|
|
STORE x8, 8 * REGBYTES(sp)
|
|
STORE x9, 9 * REGBYTES(sp)
|
|
STORE x10, 10 * REGBYTES(sp)
|
|
STORE x11, 11 * REGBYTES(sp)
|
|
STORE x12, 12 * REGBYTES(sp)
|
|
STORE x13, 13 * REGBYTES(sp)
|
|
STORE x14, 14 * REGBYTES(sp)
|
|
STORE x15, 15 * REGBYTES(sp)
|
|
#ifndef __riscv_32e
|
|
STORE x16, 16 * REGBYTES(sp)
|
|
STORE x17, 17 * REGBYTES(sp)
|
|
STORE x18, 18 * REGBYTES(sp)
|
|
STORE x19, 19 * REGBYTES(sp)
|
|
STORE x20, 20 * REGBYTES(sp)
|
|
STORE x21, 21 * REGBYTES(sp)
|
|
STORE x22, 22 * REGBYTES(sp)
|
|
STORE x23, 23 * REGBYTES(sp)
|
|
STORE x24, 24 * REGBYTES(sp)
|
|
STORE x25, 25 * REGBYTES(sp)
|
|
STORE x26, 26 * REGBYTES(sp)
|
|
STORE x27, 27 * REGBYTES(sp)
|
|
STORE x28, 28 * REGBYTES(sp)
|
|
STORE x29, 29 * REGBYTES(sp)
|
|
STORE x30, 30 * REGBYTES(sp)
|
|
STORE x31, 31 * REGBYTES(sp)
|
|
#endif
|
|
|
|
/* switch to interrupt stack */
|
|
move s0, sp
|
|
|
|
#ifdef RT_USING_SMP
|
|
/* get cpu id */
|
|
csrr t0, mhartid
|
|
|
|
/* switch interrupt stack of current cpu */
|
|
la sp, __stack_start__
|
|
addi t1, t0, 1
|
|
li t2, __STACKSIZE__
|
|
mul t1, t1, t2
|
|
add sp, sp, t1 /* sp = (cpuid + 1) * __STACKSIZE__ + __stack_start__ */
|
|
#endif
|
|
|
|
/* handle interrupt */
|
|
call rt_interrupt_enter
|
|
csrr a0, mcause
|
|
csrr a1, mepc
|
|
mv a2, s0
|
|
call handle_trap
|
|
call rt_interrupt_leave
|
|
|
|
#ifdef RT_USING_SMP
|
|
/* s0 --> sp */
|
|
mv sp, s0
|
|
mv a0, s0
|
|
call rt_scheduler_do_irq_switch
|
|
tail rt_hw_context_switch_exit
|
|
|
|
#else
|
|
|
|
/* switch to from_thread stack */
|
|
move sp, s0
|
|
|
|
/* need to switch new thread */
|
|
la s0, rt_thread_switch_interrupt_flag
|
|
lw s2, 0(s0)
|
|
beqz s2, spurious_interrupt
|
|
sw zero, 0(s0)
|
|
|
|
la s0, rt_interrupt_from_thread
|
|
LOAD s1, 0(s0)
|
|
STORE sp, 0(s1)
|
|
|
|
la s0, rt_interrupt_to_thread
|
|
LOAD s1, 0(s0)
|
|
LOAD sp, 0(s1)
|
|
|
|
#endif
|
|
|
|
spurious_interrupt:
|
|
tail rt_hw_context_switch_exit
|