[libcpu/risc-v][K210] add FPU support
This commit is contained in:
tangweikang
parent
9dc0bbb814
commit
c8deffcf56
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@ -106,6 +106,14 @@ config ARCH_RISCV
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config ARCH_RISCV_FPU
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config ARCH_RISCV_FPU
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bool
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bool
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config ARCH_RISCV_FPU_S
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select ARCH_RISCV_FPU
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bool
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config ARCH_RISCV_FPU_D
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select ARCH_RISCV_FPU
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||||||
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bool
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||||||
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config ARCH_RISCV32
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config ARCH_RISCV32
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||||||
select ARCH_RISCV
|
select ARCH_RISCV
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||||||
bool
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bool
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||||||
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@ -7,6 +7,7 @@
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* Date Author Notes
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* Date Author Notes
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* 2018/10/28 Bernard The unify RISC-V porting implementation
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* 2018/10/28 Bernard The unify RISC-V porting implementation
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* 2018/12/27 Jesven Add SMP support
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* 2018/12/27 Jesven Add SMP support
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* 2020/11/20 BalanceTWK Add FPU support
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*/
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*/
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#include "cpuport.h"
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#include "cpuport.h"
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@ -72,6 +73,43 @@ rt_hw_context_switch:
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* mstatus.mie -> sp(2)
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* mstatus.mie -> sp(2)
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* x(i) -> sp(i-4)
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* x(i) -> sp(i-4)
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*/
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*/
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#ifdef ARCH_RISCV_FPU
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addi sp, sp, -32 * FREGBYTES
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FSTORE f0, 0 * FREGBYTES(sp)
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FSTORE f1, 1 * FREGBYTES(sp)
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FSTORE f2, 2 * FREGBYTES(sp)
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FSTORE f3, 3 * FREGBYTES(sp)
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FSTORE f4, 4 * FREGBYTES(sp)
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FSTORE f5, 5 * FREGBYTES(sp)
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FSTORE f6, 6 * FREGBYTES(sp)
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FSTORE f7, 7 * FREGBYTES(sp)
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FSTORE f8, 8 * FREGBYTES(sp)
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FSTORE f9, 9 * FREGBYTES(sp)
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FSTORE f10, 10 * FREGBYTES(sp)
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FSTORE f11, 11 * FREGBYTES(sp)
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FSTORE f12, 12 * FREGBYTES(sp)
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FSTORE f13, 13 * FREGBYTES(sp)
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FSTORE f14, 14 * FREGBYTES(sp)
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FSTORE f15, 15 * FREGBYTES(sp)
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FSTORE f16, 16 * FREGBYTES(sp)
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FSTORE f17, 17 * FREGBYTES(sp)
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FSTORE f18, 18 * FREGBYTES(sp)
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FSTORE f19, 19 * FREGBYTES(sp)
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FSTORE f20, 20 * FREGBYTES(sp)
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FSTORE f21, 21 * FREGBYTES(sp)
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FSTORE f22, 22 * FREGBYTES(sp)
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FSTORE f23, 23 * FREGBYTES(sp)
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FSTORE f24, 24 * FREGBYTES(sp)
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FSTORE f25, 25 * FREGBYTES(sp)
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FSTORE f26, 26 * FREGBYTES(sp)
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FSTORE f27, 27 * FREGBYTES(sp)
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FSTORE f28, 28 * FREGBYTES(sp)
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FSTORE f29, 29 * FREGBYTES(sp)
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FSTORE f30, 30 * FREGBYTES(sp)
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FSTORE f31, 31 * FREGBYTES(sp)
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#endif
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addi sp, sp, -32 * REGBYTES
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addi sp, sp, -32 * REGBYTES
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STORE sp, (a0)
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STORE sp, (a0)
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@ -174,7 +212,7 @@ rt_hw_context_switch_exit:
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LOAD x1, 1 * REGBYTES(sp)
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LOAD x1, 1 * REGBYTES(sp)
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li t0, 0x00001800
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li t0, 0x00007800
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csrw mstatus, t0
|
csrw mstatus, t0
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LOAD a0, 2 * REGBYTES(sp)
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LOAD a0, 2 * REGBYTES(sp)
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csrs mstatus, a0
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csrs mstatus, a0
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@ -209,4 +247,42 @@ rt_hw_context_switch_exit:
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LOAD x31, 31 * REGBYTES(sp)
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LOAD x31, 31 * REGBYTES(sp)
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addi sp, sp, 32 * REGBYTES
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addi sp, sp, 32 * REGBYTES
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#ifdef ARCH_RISCV_FPU
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FLOAD f0, 0 * FREGBYTES(sp)
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FLOAD f1, 1 * FREGBYTES(sp)
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FLOAD f2, 2 * FREGBYTES(sp)
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FLOAD f3, 3 * FREGBYTES(sp)
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FLOAD f4, 4 * FREGBYTES(sp)
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FLOAD f5, 5 * FREGBYTES(sp)
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FLOAD f6, 6 * FREGBYTES(sp)
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FLOAD f7, 7 * FREGBYTES(sp)
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FLOAD f8, 8 * FREGBYTES(sp)
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FLOAD f9, 9 * FREGBYTES(sp)
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FLOAD f10, 10 * FREGBYTES(sp)
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FLOAD f11, 11 * FREGBYTES(sp)
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FLOAD f12, 12 * FREGBYTES(sp)
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FLOAD f13, 13 * FREGBYTES(sp)
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FLOAD f14, 14 * FREGBYTES(sp)
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FLOAD f15, 15 * FREGBYTES(sp)
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FLOAD f16, 16 * FREGBYTES(sp)
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FLOAD f17, 17 * FREGBYTES(sp)
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FLOAD f18, 18 * FREGBYTES(sp)
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FLOAD f19, 19 * FREGBYTES(sp)
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FLOAD f20, 20 * FREGBYTES(sp)
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FLOAD f21, 21 * FREGBYTES(sp)
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FLOAD f22, 22 * FREGBYTES(sp)
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|
FLOAD f23, 23 * FREGBYTES(sp)
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FLOAD f24, 24 * FREGBYTES(sp)
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FLOAD f25, 25 * FREGBYTES(sp)
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FLOAD f26, 26 * FREGBYTES(sp)
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FLOAD f27, 27 * FREGBYTES(sp)
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|
FLOAD f28, 28 * FREGBYTES(sp)
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||||||
|
FLOAD f29, 29 * FREGBYTES(sp)
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FLOAD f30, 30 * FREGBYTES(sp)
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FLOAD f31, 31 * FREGBYTES(sp)
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addi sp, sp, 32 * FREGBYTES
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#endif
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mret
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mret
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@ -6,6 +6,7 @@
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* Change Logs:
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* Change Logs:
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* Date Author Notes
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* Date Author Notes
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* 2018/10/28 Bernard The unify RISC-V porting code.
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* 2018/10/28 Bernard The unify RISC-V porting code.
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* 2020/11/20 BalanceTWK Add FPU support
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*/
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*/
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#include <rthw.h>
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#include <rthw.h>
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@ -53,6 +54,40 @@ struct rt_hw_stack_frame
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||||||
rt_ubase_t t4; /* x29 - t4 - temporary register 4 */
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rt_ubase_t t4; /* x29 - t4 - temporary register 4 */
|
||||||
rt_ubase_t t5; /* x30 - t5 - temporary register 5 */
|
rt_ubase_t t5; /* x30 - t5 - temporary register 5 */
|
||||||
rt_ubase_t t6; /* x31 - t6 - temporary register 6 */
|
rt_ubase_t t6; /* x31 - t6 - temporary register 6 */
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||||||
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#ifdef ARCH_RISCV_FPU
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rv_floatreg_t f0; /* f0 */
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||||||
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rv_floatreg_t f1; /* f1 */
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|
rv_floatreg_t f2; /* f2 */
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||||||
|
rv_floatreg_t f3; /* f3 */
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||||||
|
rv_floatreg_t f4; /* f4 */
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||||||
|
rv_floatreg_t f5; /* f5 */
|
||||||
|
rv_floatreg_t f6; /* f6 */
|
||||||
|
rv_floatreg_t f7; /* f7 */
|
||||||
|
rv_floatreg_t f8; /* f8 */
|
||||||
|
rv_floatreg_t f9; /* f9 */
|
||||||
|
rv_floatreg_t f10; /* f10 */
|
||||||
|
rv_floatreg_t f11; /* f11 */
|
||||||
|
rv_floatreg_t f12; /* f12 */
|
||||||
|
rv_floatreg_t f13; /* f13 */
|
||||||
|
rv_floatreg_t f14; /* f14 */
|
||||||
|
rv_floatreg_t f15; /* f15 */
|
||||||
|
rv_floatreg_t f16; /* f16 */
|
||||||
|
rv_floatreg_t f17; /* f17 */
|
||||||
|
rv_floatreg_t f18; /* f18 */
|
||||||
|
rv_floatreg_t f19; /* f19 */
|
||||||
|
rv_floatreg_t f20; /* f20 */
|
||||||
|
rv_floatreg_t f21; /* f21 */
|
||||||
|
rv_floatreg_t f22; /* f22 */
|
||||||
|
rv_floatreg_t f23; /* f23 */
|
||||||
|
rv_floatreg_t f24; /* f24 */
|
||||||
|
rv_floatreg_t f25; /* f25 */
|
||||||
|
rv_floatreg_t f26; /* f26 */
|
||||||
|
rv_floatreg_t f27; /* f27 */
|
||||||
|
rv_floatreg_t f28; /* f28 */
|
||||||
|
rv_floatreg_t f29; /* f29 */
|
||||||
|
rv_floatreg_t f30; /* f30 */
|
||||||
|
rv_floatreg_t f31; /* f31 */
|
||||||
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#endif
|
||||||
};
|
};
|
||||||
|
|
||||||
/**
|
/**
|
||||||
|
|
|
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@ -6,6 +6,7 @@
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* Change Logs:
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* Change Logs:
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* Date Author Notes
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* Date Author Notes
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* 2018-10-03 Bernard The first version
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* 2018-10-03 Bernard The first version
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* 2020/11/20 BalanceTWK Add FPU support
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*/
|
*/
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#ifndef CPUPORT_H__
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#ifndef CPUPORT_H__
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@ -24,4 +25,19 @@
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#define REGBYTES 4
|
#define REGBYTES 4
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||||||
#endif
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#endif
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||||||
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#ifdef ARCH_RISCV_FPU
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#ifdef ARCH_RISCV_FPU_D
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#define FSTORE fsd
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#define FLOAD fld
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#define FREGBYTES 8
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#define rv_floatreg_t rt_int64_t
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||||||
|
#endif
|
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#ifdef ARCH_RISCV_FPU_S
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||||||
|
#define FSTORE fsw
|
||||||
|
#define FLOAD flw
|
||||||
|
#define FREGBYTES 4
|
||||||
|
#define rv_floatreg_t rt_int32_t
|
||||||
|
#endif
|
||||||
|
#endif
|
||||||
|
|
||||||
#endif
|
#endif
|
||||||
|
|
|
||||||
|
|
@ -15,6 +15,43 @@
|
||||||
.align 2
|
.align 2
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||||||
.global trap_entry
|
.global trap_entry
|
||||||
trap_entry:
|
trap_entry:
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||||||
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#ifdef ARCH_RISCV_FPU
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|
addi sp, sp, -32 * FREGBYTES
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FSTORE f0, 0 * FREGBYTES(sp)
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|
FSTORE f1, 1 * FREGBYTES(sp)
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||||||
|
FSTORE f2, 2 * FREGBYTES(sp)
|
||||||
|
FSTORE f3, 3 * FREGBYTES(sp)
|
||||||
|
FSTORE f4, 4 * FREGBYTES(sp)
|
||||||
|
FSTORE f5, 5 * FREGBYTES(sp)
|
||||||
|
FSTORE f6, 6 * FREGBYTES(sp)
|
||||||
|
FSTORE f7, 7 * FREGBYTES(sp)
|
||||||
|
FSTORE f8, 8 * FREGBYTES(sp)
|
||||||
|
FSTORE f9, 9 * FREGBYTES(sp)
|
||||||
|
FSTORE f10, 10 * FREGBYTES(sp)
|
||||||
|
FSTORE f11, 11 * FREGBYTES(sp)
|
||||||
|
FSTORE f12, 12 * FREGBYTES(sp)
|
||||||
|
FSTORE f13, 13 * FREGBYTES(sp)
|
||||||
|
FSTORE f14, 14 * FREGBYTES(sp)
|
||||||
|
FSTORE f15, 15 * FREGBYTES(sp)
|
||||||
|
FSTORE f16, 16 * FREGBYTES(sp)
|
||||||
|
FSTORE f17, 17 * FREGBYTES(sp)
|
||||||
|
FSTORE f18, 18 * FREGBYTES(sp)
|
||||||
|
FSTORE f19, 19 * FREGBYTES(sp)
|
||||||
|
FSTORE f20, 20 * FREGBYTES(sp)
|
||||||
|
FSTORE f21, 21 * FREGBYTES(sp)
|
||||||
|
FSTORE f22, 22 * FREGBYTES(sp)
|
||||||
|
FSTORE f23, 23 * FREGBYTES(sp)
|
||||||
|
FSTORE f24, 24 * FREGBYTES(sp)
|
||||||
|
FSTORE f25, 25 * FREGBYTES(sp)
|
||||||
|
FSTORE f26, 26 * FREGBYTES(sp)
|
||||||
|
FSTORE f27, 27 * FREGBYTES(sp)
|
||||||
|
FSTORE f28, 28 * FREGBYTES(sp)
|
||||||
|
FSTORE f29, 29 * FREGBYTES(sp)
|
||||||
|
FSTORE f30, 30 * FREGBYTES(sp)
|
||||||
|
FSTORE f31, 31 * FREGBYTES(sp)
|
||||||
|
|
||||||
|
#endif
|
||||||
|
|
||||||
/* save thread context to thread stack */
|
/* save thread context to thread stack */
|
||||||
addi sp, sp, -32 * REGBYTES
|
addi sp, sp, -32 * REGBYTES
|
||||||
|
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Reference in New Issue