[bsp/renesas] drv_sci_spi.c add timeout. (#7632)
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parent
0b6f7743f1
commit
3a7546671a
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@ -106,35 +106,53 @@ SCI_SPIx_CALLBACK(9);
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rt_event_recv(event, \
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rt_event_recv(event, \
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RA_SCI_SPI##n##_EVENT, \
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RA_SCI_SPI##n##_EVENT, \
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RT_EVENT_FLAG_OR | RT_EVENT_FLAG_CLEAR, \
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RT_EVENT_FLAG_OR | RT_EVENT_FLAG_CLEAR, \
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RT_WAITING_FOREVER, \
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rt_tick_from_millisecond(1000), \
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&recved);
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&recved);
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||||||
static rt_err_t ra_wait_complete(rt_event_t event, const char bus_name[RT_NAME_MAX])
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static rt_err_t ra_wait_complete(rt_event_t event, const char bus_name[RT_NAME_MAX])
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||||||
{
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{
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||||||
rt_uint32_t recved = 0x00;
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rt_uint32_t recved = 0x00;
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||||||
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rt_err_t ret = RT_EOK;
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||||||
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||||||
switch (bus_name[4])
|
switch (bus_name[4])
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{
|
{
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case '0':
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case '0':
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||||||
return SCI_SPIx_EVENT_RECV(0);
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ret = SCI_SPIx_EVENT_RECV(0);
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case '1':
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break;
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||||||
return SCI_SPIx_EVENT_RECV(1);
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case '1':
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||||||
case '2':
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ret = SCI_SPIx_EVENT_RECV(1);
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||||||
return SCI_SPIx_EVENT_RECV(2);
|
break;
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||||||
case '3':
|
case '2':
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||||||
return SCI_SPIx_EVENT_RECV(3);
|
ret = SCI_SPIx_EVENT_RECV(2);
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||||||
case '4':
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break;
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||||||
return SCI_SPIx_EVENT_RECV(4);
|
case '3':
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||||||
case '5':
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ret = SCI_SPIx_EVENT_RECV(3);
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||||||
return SCI_SPIx_EVENT_RECV(5);
|
break;
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||||||
case '6':
|
case '4':
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||||||
return SCI_SPIx_EVENT_RECV(6);
|
ret = SCI_SPIx_EVENT_RECV(4);
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||||||
case '7':
|
break;
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||||||
return SCI_SPIx_EVENT_RECV(7);
|
case '5':
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||||||
case '8':
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ret = SCI_SPIx_EVENT_RECV(5);
|
||||||
return SCI_SPIx_EVENT_RECV(8);
|
break;
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||||||
case '9':
|
case '6':
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||||||
return SCI_SPIx_EVENT_RECV(9);
|
ret = SCI_SPIx_EVENT_RECV(6);
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||||||
|
break;
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|
case '7':
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||||||
|
ret = SCI_SPIx_EVENT_RECV(7);
|
||||||
|
break;
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||||||
|
case '8':
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||||||
|
ret = SCI_SPIx_EVENT_RECV(8);
|
||||||
|
break;
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||||||
|
case '9':
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||||||
|
ret = SCI_SPIx_EVENT_RECV(9);
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||||||
|
break;
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default:
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|
break;
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||||||
|
}
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if (ret != RT_EOK)
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{
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LOG_D("%s ra_wait_complete failed!", bus_name);
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return ret;
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||||||
}
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}
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||||||
return -RT_EINVAL;
|
return -RT_EINVAL;
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||||||
}
|
}
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||||||
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